5段パイプラインのMIPS/RISC-V風プロセッサ
2026/3/1
Verilogで実装された5段パイプラインのMIPSライクかつRISC-V風のプロセッサ実装。ハザード検出、データフォワーディング、分岐処理といったパイプライン制御機構を備え、学習や小規模FPGA実装を想定したモジュール構成になっている。命令フェッチからライトバックまでのステージ分割によりスループットを高めつつ、ロード・ユースや分岐に起因するデータ・制御ハザードへ対処する設計が特徴。README、ソース、テストベンチが含まれるため動作確認が行える構成。